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Orchestre le développement SystemVerilog/RTL : planifie, génère, vérifie et itère en utilisant des agents spécialisés pour livrer un RTL fonctionnel, propre au lint et testé.

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Profils et conventions pour les outils d'analyse structurelle et de passage de domaine d'horloge (CDC) (svlens, spyglass, vc_cdc, questa) ainsi que des champs de résultats normalisés pour la CI.

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Politique de référence et listes de contrôle définissant les artefacts et les portes de qualité, les règles de tentative et l'escalade pour le pipeline RTL→Vérification (Phase 4→5) en vérification matérielle.

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Effectue des revues d'architecture en lecture seule du RTL par rapport aux spécifications de microarchitecture pour garantir la faisabilité du timing, de la surface et de la consommation électrique.