MCP App StoreMCP App Store
de digital-chip-design-agents161
Automatise la validation des contraintes multi-coins, l'analyse setup/hold et le guidage ECO pour la fermeture temporelle de la conception de puces numériques.
Cette compétence fournit un cadre rigoureux pour effectuer une Analyse Statique de Temps (STA) sur des conceptions de puces numériques. Elle automatise le processus de vérification qu'une conception respecte ses exigences temporelles à travers plusieurs coins PVT (Processus, Tension, Température), garantissant que la puce fonctionne de manière fiable à la fréquence cible.
Activez cette compétence lorsque vous devez lancer une analyse temporelle, examiner les violations de timing (WNS/TNS), valider les contraintes SDC ou générer des Engineering Change Orders (ECO) pour corriger les violations de setup et de hold avant le tape-out.
Conçu pour les agents spécialisés en conception de puces numériques et les orchestrateurs d'outils EDA.
Cette compétence n'a pas encore été examinée par notre pipeline d'audit automatisé.
Design for Test (DFT)
Guide les flux de travail Design-for-Test : planification de l'architecture de scan, insertion de scan, génération de motifs ATPG, insertion MBIST/LBIST, configuration JTAG et validation DFT pour m
Synthèse Logique — Du RTL au Netlist au niveau porte
Guidage et règles d'orchestration pour la synthèse logique : configuration des contraintes SDC, stratégies de compilation, QC du netlist et vérification LEC pour les flux ASIC/FPGA.
Scientific Exploratory Data Analysis
Human-guided, defensive exploratory data analysis for scientific datasets: capture context first, propose one step, run disposable scripts, and keep an append-o
Design for Test (DFT)
Guides Design-for-Test workflows: scan architecture planning, scan insertion, ATPG pattern generation, MBIST/LBIST insertion, JTAG setup, and DFT sign-off for m
CSV Data Summarizer
Automatically inspects CSV files and returns comprehensive statistical summaries and relevant visualizations using pandas and matplotlib/seaborn.
Logic Synthesis — RTL to Gate-level Netlist
Guidance and orchestration rules for logic synthesis: SDC constraint setup, compile strategies, netlist QC and LEC verification for ASIC/FPGA flows.