Synthèse Logique — Du RTL au Netlist au niveau porte

Ce qu'il fait

Cette compétence fournit un guide de domaine complet et des règles d'orchestration pour la synthèse logique, du RTL jusqu'à un netlist au niveau porte validé (sign-off). Elle spécifie le comportement d'invocation, les fichiers de contexte à consulter avant l'exécution, les outils EDA supportés (Yosys, Synopsys DC, Cadence Genus), les règles étape par étape (configuration des contraintes, exploration de la compilation, compilation finale, QC du netlist) et les sorties requises pour le transfert vers le placement et routage (place-and-route).

Quand l'utiliser

• Lors du démarrage ou du conseil pour un run de synthèse pour les flux ASIC/FPGA.
• Lorsqu'un agent orchestrateur a besoin de règles d'étape déterministes ou de listes de contrôle de validation.
• Pour valider les fichiers SDC, les cibles de timing/surface, ou effectuer des vérifications d'équivalence LEC.

Ce qui est inclus

• Scripts : Aucun script packagé, mais des commandes prescriptives et des emplacements de fichiers sont décrits pour Yosys et les logs d'outils.
• Références : Règles d'étape détaillées, métriques QoR et modèles de lecture/écriture pour l'état d'exécution et les expériences.
• Instructions : Règles d'invocation (spawn d'un orchestrateur vs utilisation dans le flux), sorties par étape et checklist de QA/sign-off.

Agents compatibles

Conçu pour les orchestrateurs d'agents complexes capables de lire/écrire des fichiers de mémoire de repo et d'exécuter des outils EDA ou d'appeler des chaînes d'outils externes (agents capables d'orchestration, automatisation CI).