Design for Test (DFT)

Ce qu'il fait

Fournit une compétence d'orchestration DFT structurée qui guide les concepteurs de puces à travers l'architecture de scan, l'insertion de scan, la génération de motifs ATPG, l'insertion MBIST/LBIST, la configuration du boundary-scan JTAG et la validation finale. Il encode les règles du domaine, les exigences d'E/S DFT, les mesures de QoR, les sorties d'étape et les listes d'artefacts afin qu'un orchestrateur ou un ingénieur puisse exécuter chaque étape de manière fiable et produire les livrables requis (netlist de scan, fichiers de motifs, BSDL, rapports de validation).

Quand l'utiliser

Utilisez cette compétence lors de la planification ou de l'exécution de la testabilité pour un ASIC/SoC : définition de l'architecture de la chaîne de scan, insertion de cellules de scan, exécution de l'ATPG, ajout du BIST mémoire, configuration du JTAG ou préparation des rapports de validation DFT avant le tapeout ou les tests de fabrication. Également utilisé par les agents orchestrateurs pour fournir des règles d'étape et des vérifications de validation.

Ce qui est inclus

• Scripts : aucun script intégré à la compétence (has_scripts=false).
• Références : aucune dans la compétence, mais celle-ci attend des fichiers de mémoire et des références d'orchestration de pipeline au niveau du repo.
• Instructions : règles détaillées étape par étape (dft_architecture, scan_insertion, atpg, bist_insertion, jtag_setup, dft_signoff), mesures de QoR, valeurs par défaut des contraintes et modèles de mémoire/écriture pour l'état d'exécution et les expériences.

Agents compatibles

Idéal pour les agents d'orchestration d'ingénierie et les agents assistants de code capables d'effectuer des opérations Bash/Read/Write dans des contextes EDA et de s'intégrer aux chaînes d'outils ATPG/EDA (par exemple, les agents de style Codex/Copilot pouvant appeler des wrappers de chaîne d'outils).